技術記事 ZYBO(Zynq)でHallo Worldまで
まだまだ先は長いですが、まずは Hello Wold までやってみました。まず、ボードのジャンパをJTAGモードにします。次に、Vivadoでプロジェクトを作って、IPデザイナを開いて、Add IPからZynqコアを追加。コアをダブルクリッ...
FPGA
技術記事 FPGA ZYBO火を入れて見ました
とりあえず火を入れて見ました。アダプタやUSBケーブルなど周辺機器は一切ついていませんでしたが、手元のスマホ用のUSBケーブルを繋ぐとUSB給電で動きました。これは便利。HDMIからもパターン出ていますね。あらかじめ焼かれていたROMからL...
FPGA ZYBO届きました！
発注していたZYBOが届いたのでひとまず記念アップロードです。まだ火を入れてませんが (^^;;
技術記事 格安のZynqボード
KiCAD立ち上げていろいろ悩んでいていたら格安のZynqボード発見Digilent の ZYBO Zynq™-7000 Development Board $189日本からも買えるのかなぁ？
FPGA 組み込み屋の為のVerilog入門 その6 スキッドバッファ
前回の続きで、もう少し掘り下げて見る。まず基本のパイプライン構成だが、前回の構成でパイプラインを深くしていくと、下図のようにREADYの論理がどんどん深くなっていき、タイミングクローズしにくくなってくる。まずはこの問題のシンプルな解決策だが...
FPGA 組み込み屋の為のVerilog入門 その5 VALID&READYのハンドシェーク
＜はじめに＞ 最近はXILINXが各コアでAXIバス(ARM社AMBAバス仕様の１つ)を使い始めていることもあって、VALIDとREADYでのハンドシェークを用いることが増えてきた。 この方式に限った話ではないのだが、バスプロトコル関係のハ...
FPGA 個人でスパコンが作れるか
GRAPE1の製造費用は20万円だったそうだ(まあ材料費だけだと思いますが)。今を生きるエンジニアに同じワクワクは可能だろうか？それともLSI作れるような億単位の投資条件のそろったプロジェクトでのみ可能になってしまったのであろうか？というこ...
FPGA FPGAの非同期FIFO
拙作のJellyでも非同期FIFOを用意しているが、こちら などを参考にさせていただくと、FPGAでの非同期の扱いは奥深いことがわかる。そこで、XILINXの coregen で生成した非同期FIFOのネットリストを解析してみた。ターゲット...
FPGA 組み込み屋の為のVerilog入門 その4
前のブログで、RTL用のOS-APIを含んだ言語(という本物の意味でのシリコンOS)の構想を書いてみたが、その前に既存言語の難しさ(課題)、を整理しておくのはVerilog入門としても有意義そうなので書いておく。ソフト屋がVerilogをや...
FPGA FPGAの得手不得手な計算
演算性能の観点であたらためてFPGAの向き不向きを考察しておこうと思う。まず、弱い部分の比較。CPUやGPUがもっとも基本的に得意とする浮動小数点でのFLOPS観点で比較してみる。現在、数万円程度のGPGPUのチップで1TFLOPSが買える...