FPGA 組み込み屋の為のVerilog入門 その6 スキッドバッファ
前回の続きで、もう少し掘り下げて見る。まず基本のパイプライン構成だが、前回の構成でパイプラインを深くしていくと、下図のようにREADYの論理がどんどん深くなっていき、タイミングクローズしにくくなってくる。まずはこの問題のシンプルな解決策だが...
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